时间:2015-06-30 来源:

HLS图像处理系列——在ZEDBoard搭建DDR图像处理通路 【编程语言】

重点模块介绍:

VDMA拥有两条DMA通路web切图报价,S2MM通路将输入的AXI4-Stream数据流映射到指定的帧缓冲,web切图报价而MM2S则相反,psd转html将帧缓冲输出为AXI4-Stream类型的数据流.

其中可以看到一些对于数据帧的配置信息,html切图制作以及FrameBuffers数量的设置.FrameBuffers数量至少为3个,html切图因为如果少于3个,wap前端外包那么会出现写入DDR与读取DDR的冲突web前端制作,导致图像出现断层现象.在本设计中,web前端制作FrameBuffers设置为3个.

这两个IP核在本设计中处于桥梁地位承接网页制作,用于连接外部IO和VDMA.在这两个模块内部的视频数据都是AXI4-Stream类型,div前端切图省去了地址web切图报价,因此速度更快、更容易处理.一般而言,web切图报价HLS硬件图像处理模块都会放在这两个IP核之间.

Camera:采用ov7725摄像头符合w3c标准,分辨率640*480.关于摄像头时序的详解网页外包接活,而VDMA却需要接收AXI4-Stream类型的数据web前端制作,所以需要有专门的IP核来进行两者之间的转换.

封装后的摄像头IP如下图:

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VDMA:在本设计中承接网页制作,VDMA的地位和通常设计中的DMA相似.但是,承接网页制作和DMA不同的是web切图报价,VDMA专门为视频流数据提供的高度存储访问模块.其通过AXI-Stream协议接收视频数据,网站div+css而控制信号(比如帧缓冲的大小符合w3c标准,DMA功能的开启和关闭,符合w3c标准以及一些其他的设置)则通过AXI-Lite从其他接口访问.

这两个IP核是:

在SDK工程网页外包接活,主要是进行HLS IP的初始化与VDMA的初始化.只有初始化之后,wap前端外包整个图像通路才能正确运行.HLS初始化源码短短几行web前端制作,但也是折磨了我好久,div+css制作因为需要关闭中断承接网页制作,好长时间内都没有发现这个问题.初始化重点源码如下:

然后,承接网页制作附上vivado的工程截图:

用ZYNQ进行图像处理具有架构上的优势web切图报价,因此对于用ZYNQ做视频相关的开发人员,web切图报价一套ZYNQ上的图像通路是必须的.本博文介绍的是一种摄像头+HLS图像处理+DDR存储+VGA显示的图像通路.该通路是本人和另外一位同事合作实现符合w3c标准,本人负责摄像头的FPGA驱动、HLS图像处理IP的实现以及系统的后期优化.由于涉及公司项目,html切图制作因此不能提供工程文件网页外包接活,只提供框架和思路. 系统框架如下:

VDMA的配置界面如图:

HLS图像处理模块:本设计中,wap前端外包构建了一个简单的Sobel图像处理模块web前端制作,由HLS工具生成打包成IP.关于HLS工具不多介绍,web前端制作可以参考本人博客《HLS图像处理系列——前言》来初步了解HLS.HLS生成的IP输入输出视频流都符合AXI4-Stream协议.

下图为Video In to AXI4-Stream IP与AXI4-Stream to Video Out IP:

/************config hls ip********/ void ConfigureHlsIP(XImgprocess_top *ImgProcess) { ImgProcess->Control_bus_BaseAddress = XPAR_IMGPROCESS_TOP_0_S_AXI_CONTROL_BUS_BASEADDR; ImgProcess->IsReady = XIL_COMPONENT_IS_READY; XImgprocess_top_EnableAutoRestart(ImgProcess); XImgprocess_top_SetRows(ImgProcess,640); XImgprocess_top_InterruptDisable(ImgProcess, 0x008B); // enable run, GenlockEn, 0x01000000); // Start address of the 1st frame(3 frames in all) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x60, 0x03000000); // Start address of the 3rd frame(3 frames in all) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x58, 0x0780); // number of bytes per line(640 x 3) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x50, 0x108B); // enable run, 0x01000000); // Start address of the 1st frame(3 frames in all) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xB0, 0x03000000); // Start address of the 3rd frame(3 frames in all) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xA8, 0x0780); // number of bytes per line(640 x 3) Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xA0,我们可以做嵌入式操作系统相关的任务web切图报价,如图形界面、用户输入、网络、DDR3控制等,web切图报价由于ARM本身具有丰富的外设接口符合w3c标准,而且支持多级流水线,html切图制作处理这些事务游刃有余网页外包接活,但对于计算量较大的应用却捉襟见肘,wap前端外包因为ARM本身还是典型的串行处理器web前端制作,不适合做大数据、实时性较高的处理任务.FPGA恰好弥补了这一点,web前端制作利用可编程逻辑可以实现并行处理承接网页制作,只要逻辑资源够用,div前端切图我们可以采用以空间换时间的策略web切图报价,使多个计算单元同时进行,web切图报价可大大缩短处理时间.

AXI4-Stream to Video Out,该IP将AXI4-Stream类型数据转化为视频数据.视频数据即为VGA信号,符合w3c标准包含行同步、场同步、数据有效信号以及像素.该模块有一个timing的输入网页外包接活,在本系统中,jpg或psd转html来自于video timing control IP.video timing control模块给AXI4-Stream to Video Out IP提供一个640*480p的VGA时序信号.

Video In to AXI4-Stream,该IP将视频数据转化为AXI4-Stream类型.本工程中,web前端制作视频数据来自于camera模块承接网页制作,PS)和Xilinx 28nm可编程逻辑(Programmable Logic,PL).PS除了核心外还包括片上存储器、外部存储器接口以及大量外设连接接口.

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